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| 編輯推薦： |
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本书将以太网交换机电路的设计与实现作为完整案例，分别介绍了介质访问控制（MAC）控制器、数据帧合路电路、MAC帧处理电路、基于哈希散列的查表电路、简易队列管理器、基于链表的队列管理器、变长分组的分割与重组电路等通信和网络中常用的电路，并以此为基础，采用循序渐进、由简单到复杂的方式，给出了两个版本的完整以太网交换机电路。
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| 內容簡介： |
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本书将以太网交换机电路的设计与实现作为完整案例，分别介绍了介质访问控制（MAC）控制器、数据帧合路电路、MAC帧处理电路、基于哈希散列的查表电路、简易队列管理器、基于链表的队列管理器、变长分组的分割与重组电路等通信和网络中常用的电路，并以此为基础，采用循序渐进、由简单到复杂的方式，给出了两个版本的完整以太网交换机电路。书中所有电路都给出了必要的功能说明、算法原理和内部结构，以及完整的Verilog硬件描述语言设计代码和仿真测试代码。根据需要，书中穿插补充了基于现场可编程门阵列实现时需要考虑的系统时钟生成、系统设计约束、系统复位设计、环回测试、IP核生成与调用、FPGA在线调试、模块仿真与系统仿真等具体的工程技术问题。本书中的所有代码都在FPGA开发环境上进行了实际验证。登录华信教育资源网（www.hxedu.com.cn）可注册并免费下载本书代码。读者通过仿真分析可学习复杂数字系统的设计，也可以结合FPGA开发板开展数字系统综合实验，实现简易的以太网交换机。
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| 關於作者： |
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乔庐峰 陆军工程大学通信工程学院教授，博士，硕士生导师。近20年一直从事通信、网络类数字系统架构设计、关键算法研究和电路设计工作，多项设计以FPGA和专用集成电路形式实现并实际应用于网络设备中，积累了丰富的理论和工程实践经验；指导硕士研究生40余名；在国内外期刊、会议发表各类论文50余篇，被SCI、EI检索20余篇；出版教材7部；获得省部级科技进步奖励多项。陈庆华 陆军工程大学通信工程学院副教授。长期从事计算机网络技术、软件算法研究和设计工作，负责和作为主要完成人参与科研项目十余项；在国内外期刊、会议发表各类论文30余篇，被SCI、EI检索20余篇；出版教材3部；获得省部级科技进步奖励多项。
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| 目錄：
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第1章?复杂数字系统设计概述
1.1 Verilog HDL与数字系统设计
1.2?设计流程
1.3?Top-Down数字系统设计方法简介
1.3.1?顶层设计阶段
1.3.2 模块级规范编写阶段
1.3.3 模块级设计阶段
1.3.4?模块级仿真阶段
1.4 基于Verilog的电路仿真验证
1.4.1?数字系统验证的重要性
1.4.2 验证的全面性与代码覆盖率分析
1.4.3?自动测试testbench
1.5 本书所设计的以太网交换机
1.5.1 以太网技术
1.5.2?以太网交换机的基本功能
1.5.3 本书所设计的以太网交换机
1.6 本书在内容组织上的特点
第2章?MAC控制器的设计
2.1 MAC控制器接收部分的设计
2.1.1 MII接口中与数据帧接收相关的信号
2.1.2 mac_r与后级电路的接口队列
2.1.3 802.3 CRC-32校验运算电路
2.1.4 mac_r电路设计
2.1.5 mac_r电路仿真验证代码设计
2.2 MAC控制器发送部分的设计
2.2.1 MII接口中与数据帧发送相关的信号
2.2.2 mac_t电路设计
2.3 MAC控制器联合仿真测试
2.3.1 数据帧环回模块
2.3.2 环回测试电路的顶层设计文件
第3章?以太网查表电路
3.1?采用CAM实现的以太网查表电路
3.2?利用哈希散列表实现的精确匹配查表电路
3.2.1?哈希散列算法简介
3.2.2?基于哈希散列的查表电路
第4章?数据帧合路和MAC帧处理电路设计
4.1 数据帧合路电路
4.2 MAC帧处理电路
4.2.1?MAC帧处理电路的设计代码
4.2.2?数据帧合路电路与MAC帧处理电路联合仿真分析
第5章?以太网交换机版本1
5.1 简易队列管理器的设计
5.1.1?简易队列管理器的Verilog设计代码
5.1.2?简易队列管理器的仿真分析
5.2 系统时钟与系统复位问题
5.2.1 系统时钟生成
5.2.2 典型系统复位电路
5.3 v1版以太网交换机的设计与实现
5.4 v1版以太网交换机的系统级仿真分析
第6章?以太网交换机版本1的综合与实现
6.1 v1版以太网交换机的引脚约束
6.2?时钟约束设置
6.3?在线调试工具ChipScope的使用
第7章?基于链表的队列管理器电路
7.1?switch_pre电路的设计
7.2?switch_core电路的设计
7.2.1?共享缓存交换单元框图及工作流程
7.2.2?switch_core中的自由指针队列电路
7.2.3?switch_core中的队列控制器
7.2.4?switch_core电路
7.3?switch_post电路的设计
7.4?switch_top电路的设计
第8章?以太网交换机版本2
8.1 v2版以太网交换机的顶层设计代码
8.2 v2版以太网交换机的系统级仿真分析
附录A?Xilinx公司的可编程逻辑器件简介
附录B?ISE14.7使用指南
参考文献
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| 內容試閱：
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本书根据作者的长期教学科研实践，以广泛应用于计算机网络中的以太网交换电路为例，给出了以太网介质访问控制（Media Access Control，MAC）控制器、数据帧合路电路、MAC帧处理电路、简易队列管理器、基于链表的队列管理器、变长分组的分割与重组等常用基本电路的功能、端口、算法原理、Verilog硬件描述语言（Hardware Description Language，HDL）设计代码和仿真验证代码。以此为基础，给出了以太网交换机版本1和版本2。这些电路可直接应用于通信和计算机网络类数字系统的设计之中，可以采用现场可编程门阵列（Field Programmable Gate Array，FPGA）实现。
本书将以太网交换机核心电路的设计与实现作为完整案例，采用循序渐进、由简单到复杂的方式，分别给出了相关基本电路和两个版本的以太网交换机电路代码。期间穿插了基于FPGA实现时需要考虑的系统时钟生成、系统设计约束、系统复位设计、环回测试、知识产权（Intellectual Property，IP）核生成与调用、FPGA在线调试、模块仿真与系统仿真等具体的工程技术问题。这种内容组织方式充分考虑了读者设计复杂数字系统时常见的困难，符合循序渐进的学习规律和特点。
本书注重每个基本电路设计的完整性，可以帮助读者全面掌握每个典型电路。这些电路具有很好的代表性，不但可以应用于以太网交换机，还可以广泛应用于其他通信和网络类电路与数字系统的设计中。
本书注重数字系统设计方法学知识的介绍，在一开始就介绍了复杂数字系统顶层设计、模块级设计等阶段需要进行的工作和注意事项，这有助于增加读者对复杂数字系统设计工程学知识的了解，可对后级电路设计起到指导作用。结合每个典型电路，本书注重对电路设计方法的归纳和总结。在分析每个电路时，本书会根据具体电路的特点，介绍同类型电路设计实现时的共性问题，帮助读者总结归纳不同类型电路的设计方法与规律，从而能够在面对一个基本设计需求或设计任务时，懂得如何分析问题和考虑问题，最终使用硬件描述语言实现所需的目标电路。
本书共8章，各章的主要内容如下所述。
第1章介绍了基于Verilog硬件描述语言（Hardware Description Language，HDL）的复杂数字系统设计流程。介绍了复杂数字系统设计中需要关注的方法学问题，包括复杂数字系统顶层设计阶段、模块级规范编写阶段、模块级设计阶段和模块级仿真阶段需要完成的主要工作。这部分内容主要帮助读者较为概要地掌握自顶向下（Top-Down）设计流程中需要了解的设计工程学知识。本章还系统地介绍了本书所设计以太网交换机的工作原理、关键技术和电路结构，说明了各个电路模块的基本功能以及全书在内容组织上的特点。
第2章介绍了MAC控制器电路的结构、功能、端口，给出了MAC控制器中收发电路的设计代码和仿真平台。这部分需要重点关注的是帧处理电路的共性特点，在电路模块之间进行数据交互的简单队列结构，以及工程上常用的电路环回仿真验证方法。
第3章介绍了以太网查表电路。这里介绍了采用内容可寻址存储器（Content Addressable Memory，CAM）实现的以太网查表电路和采用哈希散列表实现的精确匹配查表电路，二者都是以太网交换机中常用的查表电路。本章重点介绍的是哈希散列算法原理及其电路实现，该电路可以广泛应用于匹配查找、信息检索等领域。
第4章介绍了以太网交换机数据帧合路电路和MAC帧处理电路。数据帧合路电路可以将来自多个以太网端口的数据帧合并成一路，合并时可以采用公平轮询和优先级轮询机制。MAC帧处理电路可以完成接收数据帧的源MAC地址和目的MAC地址提取功能，可以和以太网查表电路一起实现源MAC地址学习和目的MAC地址查找功能。
第5章首先介绍了简易队列管理器，介绍了数字系统设计中需要关注的系统时钟与电路复位问题，在此基础上，给出了以太网交换机版本1的顶层电路并进行了基本系统级仿真分析。
第6章介绍了以太网交换机版本1的综合与实现，包括引脚约束问题、时钟约束设置、在线调试工具ChipScope的使用等内容。这些内容与在FPGA上实现以太网交换机有关。
第7章介绍了基于链表的队列管理器电路switch_top。它由三个电路模块构成，分别是将变长数据帧拆分为内部定长单元的switch_pre，基于链表结构的队列管理器switch_core和将定长内部单元拼接为输出数据帧的switch_post电路。队列管理器是交换机和路由器中常用的电路，可以实现对数据缓冲区的高效管理和利用。在本设计中，基于链表结构的队列管理器可以直接作为共享缓存交换单元使用。
第8章给出了采用共享缓存交换单元的以太网交换机的顶层代码，进行了系统级仿真分析。
阅读本书时，有以下几点需要注意。
（1）本书的设计代码均采用可综合风格的Verilog HDL实现，仿真验证代码主要基于任务（task）高效实现。
（2）在代码中主要使用了先入先出（First In First Out，FIFO）存储器（通常简称为FIFO）和随机存取存储器（Random Access Memory，RAM）两类IP核，本书的IP核主要基于Xilinx的集成开发环境（Integrated Software Environment，ISE）或Vivado集成开发环境生成，如果使用其他开发环境，只需略作调整即可。本书的所有代码都可以直接在Xilinx的ISE或Vivado集成开发环境下进行实际验证和仿真分析，也可方便地移植到其他开发环境下。
（3）本书中所有状态机均采用混合类型而非传统的米利型和摩尔型，这样更适合设计复杂状态机，使代码可读性更强。
（4）为了更好地分析仿真结果，模拟真实电路中的门延迟，在代码的赋值语句中加入了延迟，这有利于分析信号跳变与时钟上升沿之间的关系。
本书由陆军工程大学乔庐峰教授，陈庆华、晋军、续欣副教授，以及江苏省计量科学研究院的张鹭工程师共同完成。乔庐峰负责第2章、第4章和第7章的编写，同时负责全书统稿工作；陈庆华负责以太网交换机技术体制设计和第3章的编写；晋军负责第5章和第6章的编写；续欣负责第8章和附录的编写；张鹭负责第1章的编写，同时负责全书的电路图绘制。王雷淘、王乾、吴崇杰、赵伦等硕士研究生参与了部分代码调试和验证工作。
本书中的所有代码都在FPGA开发环境上进行了实际仿真验证，读者通过仿真分析可学习复杂数字系统的设计。登录华信教育资源网（www.hxedu.com.cn）可注册并免费下载本书代码。
为了确保本书中代码的正确性和实用性，本书作者设计了具有4个以太网端口的FPGA开发板，对代码进行了实际应用测试。读者基于此开发板，按照本书的章节顺序，可分步骤开展设计实验并最终实现完整的以太网交换机。读者可通过电子邮件（njice_qlf@sina.com）了解FPGA开发板和与实验相关的信息。
尽管我们作出了种种努力，但由于本书内容涉及网络技术、基于Verilog HDL的数字系统设计技术、EDA工具使用以及FPGA设计实践，因此书中难免存在错误和疏漏之处，敬请读者批评指正。
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