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『簡體書』Altera FPGA/CPLD设计（高级篇）（第2版）（Altera公司推荐FPGA/CPLD培训教材）（Altera公司推荐FPGA/CPLD培训教材）

書城自編碼： 1710712
分類：簡體書→大陸圖書→教材→研究生/本科/专科教材
作者： EDA先锋工作室
國際書號(ISBN)： 9787115246660
出版社： 人民邮电出版社
出版日期： 2011-02-01
版次： 2 印次： 1
頁數/字數： 330/524000
書度/開本： 16开 釘裝： 平装

售價：HK$ 144.6

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Altera公司推荐FPGACPLD培训教材
深入讨论Altera FPGACPLD设计和优化技巧
配套光盘收录书中所有实例的完整工程、源代码和使用说明文件
內容簡介：
本书结合作者多年工作经验，深入地讨论了Altera FPGACPLD的设计和优化技巧。在讨论FPGACPLD设计指导原则的基础上，介绍了Altera器件的高级应用；引领读者学习逻辑锁定设计工具，详细讨论了时序约束与静态时序分析方法；结合实例讨论如何进行设计优化，介绍了Altera的可编程器件的高级设计工具与系统级设计技巧。
本书附带光盘中收录了Altera Quartus II Web版软件，读者可以安装使用，同时还收录了本书所有实例的完整工程、源代码和使用说明文件，便于读者边学边练，提高实际应用能力。
本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材，也可作为硬件工程师和IC工程师的实用工具书。
目錄：
目　录
第1章　可编程逻辑设计指导原则　1
1.1　可编程逻辑基本设计原则　1
1.1.1　面积和速度的平衡与互换原则　1
1.1.2　硬件原则　11
1.1.3　系统原则　13
1.1.4　同步设计原则　17
1.2　可编程逻辑常用设计思想与技巧　19
1.2.1　乒乓操作　19
1.2.2　串并转换　21
1.2.3　流水线操作　22
1.2.4　异步时钟域数据同步　23
1.3　Altera推荐的Coding Style　27
1.3.1　Coding Style的含义　27
1.3.2　结构层次化编码Hierarchical Coding　27
1.3.3　模块划分的技巧Design Partitioning　29
1.3.4　组合逻辑的注意事项　30
1.3.5　时钟设计的注意事项　33
1.3.6　全局异步复位资源　39
1.3.7　判断比较语句case和if...else的优先级　39
1.3.8　使用Pipelining技术优化时序　39
1.3.9　模块复用与Resource Sharing　40
1.3.10　逻辑复制　42
1.3.11　香农扩展运算　43
1.3.12　信号敏感表　46
1.3.13　状态机设计的一般原则　46
1.3.14　Altera Megafunction资源的使用　48
1.3.15　三态信号的设计　49
1.3.16　加法树的设计　49
1.4　小结　52
1.5　问题与思考　52
第2章　Altera器件高级特性与应用　53
2.1　时钟管理　53
2.1.1　时序问题　53
2.1.2　锁相环应用　60
2.2　片内存储器　69
2.2.1　RAM的普通用法　69
2.2.2　RAM用做移位寄存器　73
2.2.3　RAM实现固定系数乘法　74
2.3　数字信号处理　75
2.3.1　DSP块资源　75
2.3.2　工具支持　79
2.3.3　典型应用　79
2.4　片外高速存储器　80
2.4.1　存储器简介　80
2.4.2　ZBT SRAM接口设计　83
2.4.3　DDR SDRAM接口设计　85
2.4.4　QDR SRAM接口设计　99
2.4.5　DDR3、QDR II+和RLDRAM II+　100
2.4.6　软件支持和应用实例　100
2.5　高速差分接口和DPA　102
2.5.1　高速差分接口的需求　102
2.5.2　器件的专用资源　102
2.5.3　动态相位调整电路DPA　109
2.5.4　软件支持和应用实例　111
2.6　高速串行收发器　115
2.7　小结　116
2.8　问题与思考　116
第3章　LogicLock设计方法　117
3.1　LogicLock设计方法简介　117
3.1.1　LogicLock设计方法的目标　118
3.1.2　LogicLock设计流程　120
3.1.3　LogicLock设计方法支持的器件族　120
3.2　LogicLock区域　120
3.2.1　Region的类型与常用属性值　121
3.2.2　Region的创建方法　122
3.2.3　Region的层次结构　127
3.2.4　指定Region的逻辑内容　128
3.3　LogicLock的约束注意事项　130
3.3.1　约束优先级　130
3.3.2　规划LogicLock区域　131
3.3.3　向LogicLock区域中布置器件特性　131
3.3.4　虚拟引脚Virtual Pins　132
3.4　反标注布线信息　133
3.4.1　导出反标注布线信息　134
3.4.2　导入反标注布线信息　136
3.5　LogicLock设计方法支持的Tcl Scripts　136
3.6　Quartus II基于模块化的设计流程　137
3.7　小结　147
3.8　问题与思考　147
第4章　时序约束与时序分析　148
4.1　时序约束与时序分析基础　148
4.1.1　周期与最高频率　149
4.1.2　利用Quartus II工具分析设计　151
4.1.3　时钟建立时间　154
4.1.4　时钟保持时间　155
4.1.5　时钟输出延时　155
4.1.6　引脚到引脚的延迟　156
4.1.7　Slack　156
4.1.8　时钟偏斜　157
4.1.9　Quartus II 时序分析工具和优化向导　157
4.2　设置时序约束的常用方法　158
4.2.1　指定全局时序约束　159
4.2.2　指定个别时钟约束　163
4.3　高级时序分析　171
4.3.1　时钟偏斜　171
4.3.2　多时钟域　173
4.3.3　多周期约束　173
4.3.4　伪路径　180
4.3.5　修正保持时间违例　182
4.3.6　异步时钟域时序分析　183
4.4　最小化时序分析　184
4.5　使用Tcl工具进行高级时序分析　185
4.6　TimeQuest简介　186
4.7　小结　189
4.8　问题与思考　189
第5章　设计优化　190
5.1　解读设计　190
5.1.1　内部时钟域　191
5.1.2　多周期路径和伪路径　192
5.1.3　IO接口的时序要求　193
5.1.4　平衡资源的使用　193
5.2　设计优化的基本流程和首次编译　194
5.2.1　设计优化基本流程　194
5.2.2　首次编译的约束和设置　195
5.2.3　查看编译报告　197
5.3　资源利用优化　199
5.3.1　设计代码优化　200
5.3.2　资源重新分配　200
5.3.3　解决互连资源紧张的问题　202
5.3.4　逻辑综合面积优化　202
5.3.5　网表面积优化　206
5.3.6　寄存器打包　208
5.3.7　Quartus II中的资源优化顾问　210
5.4　IO时序优化　210
5.4.1　执行时序驱动的编译　210
5.4.2　使用IOE中的触发器　211
5.4.3　可编程输入输出延时　214
5.4.4　使用锁相环对时钟移相　216
5.4.5　其他IO时序优化方法　217
5.5　最高时钟频率优化　218
5.5.1　设计代码优化　218
5.5.2　逻辑综合速度优化　224
5.5.3　布局布线器设置　226
5.5.4　网表优化和物理综合　227
5.5.5　使用LogicLock对局部进行优化　232
5.5.6　位置约束、手动布局和反标注　233
5.5.7　Quartus II中的时序优化顾问　234
5.6　使用DSE工具优化设计　235
5.6.1　为什么需要DSE　235
5.6.2　什么是DSE，如何使用　235
5.7　如何减少编译时间　237
5.8　设计优化实例　238
5.9　小结　241
5.10　问题与思考　242
第6章　Altera其他高级工具　243
6.1　命令行与Tcl脚本　243
6.1.1　命令行脚本　244
6.1.2　Tcl脚本　248
6.1.3　使用命令行和Tcl脚本　252
6.2　HardCopy流程　253
6.2.1　结构化ASIC　253
6.2.2　HardCopy器件　256
6.2.3　HardCopy设计流程　258
6.3　基于Nios II处理器的嵌入式系统设计　261
6.3.1　Nios II处理器系统　261
6.3.2　Avalon交换结构　264
6.3.3　使用SOPC Builder构建系统硬件　267
6.3.4　Nios II IDE集成开发环境　270
6.3.5　Nios II系统典型应用　276
6.4　DSP Builder工具　279
6.4.1　DSP Builder设计流程　279
6.4.2　与SOPC Builder一起构建系统　283
6.5　小结　284
6.6　问题与思考　284
第7章　FPGA系统级设计技术　285
7.1　信号完整性及常用IO电平标准　285
7.1.1　信号完整性　285
7.1.2　单端标准　290
7.1.3　差分标准　294
7.1.4　伪差分标准　297
7.1.5　片上终端电阻　297
7.2　电源完整性设计　298
7.2.1　电源完整性　298
7.2.2　同步翻转噪声　299
7.2.3　非理想回路　302
7.2.4　低阻抗电源分配系统　305
7.3　功耗分析和热设计　309
7.3.1　功耗的挑战　309
7.3.2　FPGA的功耗　309
7.3.3　热设计　311
7.4　SERDES与高速系统设计　313
7.4.1　SERDES的基本概念　314
7.4.2　Altera Stratix IV GX中SERDES的基本结构　317
7.4.3　典型高速系统应用框图举例　323
7.4.4　高速PCB设计注意事项　327
7.5　小结　329
7.6　问题与思考　330

 

 

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